Verbessertes Virtual Prototyping für den Entwurfsablauf

Abstract

In dieser Dissertation wurden mehrere neuartige Ansätze entwickelt, die Modellierungs-, Verifikations- und Analyseaspekte abdecken, um den modernen auf virtuellen Prototypen (VP) basierten Entwurfsablauf stark zu verbessern. Die Beiträge sind im Wesentlichen in vier Bereiche unterteilt: Der erste Beitrag ist ein quelloffener RISC-V VP, der in SystemC TLM (engl. Transaction Level Modeling) implementiert ist und sowohl funktionale als auch nicht-funktionale Aspekte abdeckt. Der zweite Beitrag verbessert die Verifikation von VPs durch den Einsatz neuartiger formaler Verifikationsmethoden und fortschrittlicher automatisierter, überdeckungsgetriebener Testverfahren, die auf SystemC basierte VPs zugeschnitten sind. Der dritte Beitrag sind effiziente überdeckungsgetriebene Ansätze, die die VP-basierte SW-Verifikation und -Analyse verbessern. Der vierte und letzte Beitrag umfasst Ansätze, die eine Korrespondenzanalyse zwischen RTL (engl. Register-Transfer Level) und TLM durchführen, um die auf den verschiedenen Abstraktionsebenen verfügbaren Informationen gewinnbringend zu nutzen. Alle Ansätze wurden extensiv auf Basis von umfassenden Experimenten evaluiert, die ihre Effektivität für eine starke Verbesserung des VP- basierten Entwurfsablaufs eindeutig belegen.